本帖最后由 xuander 于 2016-4-27 01:01 编辑

for循环是不可综合的，不能组合出电路的意思。

两个for太复杂，举个单for的例子，请意会。

always    @clk
{
if    （rst有效）
    {    sum = 0;
    counter=0;
    }
esle
    {
    if     （flag == 1）
         {
         sum = sum  +   a [ counter ];
         counter += 1;
         if    ( counter >= limit )
              {
              sum完成，后续处理；
              flag = 0；
              }
          }
     }}

你这里的counter是不是一个RAM啊，是不是需要自己写一个RAM 或者是其他的什么啊 。
谢谢！

就是一个普通变量，
位数自己定。

xuander 发表于 2016-4-27 00:58
for循环是不可综合的，不能组合出电路的意思。

两个for太复杂，举个单for的例子，请意会。

你这里的counter是不是一个RAM啊，是不是需要自己写一个RAM 或者是其他的什么啊 。
谢谢！

首先，FOR循环在verilog里面会被直接展开，编译器一般支持，但两个FOR嵌套的做法不好，起码巨耗资源，不要那样做，用计数器的做法来代替；
其次，对于“pd[k+1][l+1]”可以定义其为memory型的变量，可以理解成C里面的二维数组了；
最后，还是看看书吧，毕竟硬件语言是有限制的。