pll倍频信号不正常

2020-02-04 10:47发布

仿真时出现pll倍频时候 clocked信号和输出c0信号出现几个时钟超前是怎么回事,我用的是cyclone

我看别人的都是没有超前的,这两个信号同时变化的
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7条回答
ococ
1楼-- · 2020-02-04 14:55
 精彩回答 2  元偷偷看……
kg405207486
2楼-- · 2020-02-04 19:38
看上去应该是正常的哦~那个是locked啦,不是clocked!!建议你到Altera官网找一下PLL的Spec看一下,我没记错的话,locked信号会在输入clk和输出clk相位锁住之后,就会拉高!
wangrunpeng
3楼-- · 2020-02-05 01:36
本帖最后由 wangrunpeng 于 2016-5-30 22:04 编辑
ococ 发表于 2016-5-30 17:04
挺正常啊,你觉得哪里不正常?

我看别人仿真出来clocked和clk_c0要同步,就是clocked变高的同时,clk_c0才会出现方波

wangrunpeng
4楼-- · 2020-02-05 06:43
本帖最后由 wangrunpeng 于 2016-5-30 22:04 编辑
kg405207486 发表于 2016-5-30 21:19
看上去应该是正常的哦~那个是locked啦,不是clocked!!建议你到Altera官网找一下PLL的Spec看一下,我没记 ...

我看别人仿真出来clocked和clk_c0要同步,就是clocked变高的同时,clk_c0才会出现方波file:///D:adminsss我的文档Tencent Files741247669ImageC2C2AC1ACCD55F2031102F6CFE1EE88C418.jpg

waiter
5楼-- · 2020-02-05 11:07
你产生PLL模块时,没有设置locked信号与clk_c0同步
wangrunpeng
6楼-- · 2020-02-05 16:09
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