FPGA

pll倍频信号不正常

2020-02-04 10:47发布

站内问答 / FPGA
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仿真时出现pll倍频时候 clocked信号和输出c0信号出现几个时钟超前是怎么回事，我用的是cyclone

我看别人的都是没有超前的，这两个信号同时变化的
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7条回答
waiter
1楼-- · 2020-02-05 16:34
当然需要根据你自己的需求更改了。 别人是不需要locked和clk_c0同步，所以是一种设置。
你需要locked与clk_c0同步，就得自己改了。
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