{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 fenglema 的问题《XILINX Rapidio 使用探讨---我又回来了，不信整不明白这IPcore》','https://www.xiaopingtou.net/q-169993.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
下图是rapido 核的verilog HDL代码目录
rapido 文件目录
待解决的目标：实现DSP和FPGA通信。
1.DSP发送数据到FPGA rapidio核，FPGA从该核中读出数据，传给FPGA下一个模块；
2.上述逆过程FPGA发数据到DSP；
3.上述两个过程“实时”连续传送数据；
求高手指点，之前弄了一段时间，因为时间问题放下了，现在又有时间了，回来重新来过，希望做过的人给些指导啊！
++图里这些代码大致知道作用，现在想知道，如果实现第一个目标，需要去修改哪部分代码？
++rapidio核的接口，只有底层几对rx/tx差分接口，想实现读数据到另一FPGA模块，应该是需要自己写接口吧？
++个人觉得找到解过包的用户数据的RAM，直接来操作这个ram就可以，只是不知道怎么弄？
求助啊，【猴哥】可在，遇到的妖怪搞不定了！！！！！
待解决的目标：实现DSP和FPGA通信。
1.DSP发送数据到FPGA rapidio核，FPGA从该核中读出数据，传给FPGA下一个模块；
2.上述逆过程FPGA发数据到DSP；
3.上述两个过程“实时”连续传送数据；
求高手指点，之前弄了一段时间，因为时间问题放下了，现在又有时间了，回来重新来过，希望做过的人给些指导啊！
++图里这些代码大致知道作用，现在想知道，如果实现第一个目标，需要去修改哪部分代码？
++rapidio核的接口，只有底层几对rx/tx差分接口，想实现读数据到另一FPGA模块，应该是需要自己写接口吧？
++个人觉得找到解过包的用户数据的RAM，直接来操作这个ram就可以，只是不知道怎么弄？
求助啊，【猴哥】可在，遇到的妖怪搞不定了！！！！！
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我现在配好了DSP和FPGA IPcore的参数，能把DSP的数传到 FPGA rapidio里面，可是该怎么把这个 FPGA rapidio里面数据读出来，传给该FPGA的另一个模块？有人说是要按照给的接口时序去读写？？模块，貌似很复杂。
猴哥，想来想去只好这么绕了，AD-FPGA-PCI-HOST- PCI-DSP-PCI-HOST-FPGA-DA，竟然发现蠢材也有春天，不过悲剧的是春天又变成了冬天，怎么两个pci驱动冲突，dsp和fpga不能同时加载，我勒个去。
这跟卖給我们那货说的不一样啊！怎么这东西满地是洞！
我突然“感较”我一个搞算法的怎么成了系统架构工程师了，各种非专业，linux驱动/绘图/接口/fmc/整啥啥不明白……世风残败，搞通信的竟然混到了这种地步。。。
rapidio 没整明白。
现在这块真成了问题了，还没时间去弄，又要用！
我现在配好了DSP和FPGA IPcore的参数，能把DSP的数传到 FPGA rapidio里面，可是该怎么把这个 FPGA rapidio里面数据读出来，传给该FPGA的另一个模块？有人说是要按照给的接口时序去读写？？
搞定没？
最近家里事情多，都没怎么上来
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