Xilinx FPGA入门连载51：FPGA片内FIFO实例之功能概述特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1jGjAhEm

1 功能概述         该工程实例内部系统功能框图如图所示。我们通过IP核例化一个FIFO，定时写入数据，然后再读出所有数据。通过ISE集成的在线逻辑分析仪chipscope，我们可以观察FPGA片内FIFO的读写时序。

2 模块划分         本实例工程模块层次如图所示。 file:///C:/Users/pc/AppData/Local/Temp/msohtmlclip1/01/clip_image006.jpg●  Pll_controller.v模块产生FPGA内部所需时钟信号。●  fifo_test.v模块例化FPGA片内FIFO，并产生FPGA片内FIFO读写控制信号和写入数据，定时读出FIFO中的数据。●  Chipscope_debug.cdc模块引出FIFO的读写控制信号和地址、数据总线，通过chipscope在ISE中在线查看FIFO的读写时序。