FPGA

signaltop

2020-02-06 12:00发布

站内问答 / FPGA
10312 3 3
为什么signaltop仿真时instance的状态是等待时钟
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
2条回答
真实以太
1楼-- · 2020-02-06 15:31
仿真的波形不出来，我用了PLL内核，输入时钟接的是16管脚
真实以太
2楼-- · 2020-02-06 18:58
 精彩回答 2  元偷偷看……

一周热门 更多>