gon_wen 发表于 2013-10-23 14:29
约束，，只可以告诉你一个大概的过程，，用create_clock定义时钟，如果有生成的时钟加generate_clock命令来 ...

谢谢你的指点。不过还有些疑惑，就是rx_data_i与clk_i的变化频率不在一个数量级上，意思也就是，rx_data_i应该可以认为是稳定的输入吧，这样也不用在考虑同步处理的问题吧。

rx_data_i与clk_i的变化频率不在一个数量级上，意思也就是，rx_data_i应该可以认为是稳定的输入吧，这样也不用在考虑同步处理的问题吧，，。。。关于这个问题，你就大错特别错了，只要是异步的信号，都要经过同步处理，除非你的电路设计时就采用其它方式特别处理过，确保不会出现时序上的问题。。。
如果rx_data_i没有经过clk_i同步，，结果就是稳定性差，。。数据的变化率低只是出错的概率小些而已，，。。你的设计中clk_i和rx_data_i的频率都比较低，个人感觉运行个几个小时应该还是不会出问题的，，所以你可以看看是不是你的UART以外的代码设计有问题，，
祝你早日解决，:lol

希望大家多讨论啊

gon_wen 发表于 2013-10-24 11:45
rx_data_i与clk_i的变化频率不在一个数量级上，意思也就是，rx_data_i应该可以认为是稳定的输入吧，这样也 ...

谢谢，希望有足够好的运气。