我使用的是ISE14.1，用的是rapidIO的2代核v1.3版本，配置了4X，线速3.125G，参考时钟125MHZ,,使用ISE自带的仿真软件和modelsim10.1a仿真显示没有问题，ibert测试了硬件也没问题，但是（闭环）生成的bit文件下载到FPGA(Virtex6 系列XC6VLX240T)后，用chipscope观察发现初始化信号port_initialized和link_initialized信号总为0，不能拉高（即不能完成初始化），是license的原因吗？我有申请的评估板临时license，和基于服务器的正式license，但是不知道怎样才能算是load成功？请高人指点下。也可加我QQ:429641659私聊！谢谢了！
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 kailaoban 的问题《关于xilinx FPGA Virtex6内RapidIO核的问题》','https://www.xiaopingtou.net/q-173402.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件
一周热门 更多>