FPGA

Rapid IO通信流程问题。

2020-02-17 19:45发布

站内问答 / FPGA
8208 4 4
大家好！
希望大家指导，同时非常希望GoldSunMonkey哥指导。
Xilinx芯片：V5、SP6。
工作方式：Swrite。
参考手册：UG503。
问题：
1.
FPGA上电后，我是不是可以不用管维护呢？
2.
FPGA上电后，只要Target端发出的RDY信号有效了，我可以马上发出Swrite包吗？还是必须做其它什么工作后，才能发包呢？
谢谢了。
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3条回答
awin_lu13
1楼-- · 2020-02-18 01:03
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ningfen
2楼-- · 2020-02-18 04:09
我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件
feihufuture
3楼-- · 2020-02-18 05:34
awin_lu13 发表于 2013-9-11 20:47
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