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为啥单片机输出脉冲驱动CYCLONE普通IO正常，驱动CLK引脚不行？

2020-02-17 19:46发布

站内问答 / FPGA
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用cy7c68013的IFCLK输出48M时钟，驱动CYCLONE 3的普通IO脚，工作正常，而驱动CLK引脚（包括CLK0，CLK2），工作不正常。不知道FPGA的CLK输入脚，对信号有什么要求，除了使用有源晶振外，使用其他时钟可以吗？包括单片机的输出引脚。
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1条回答
chinaitboy
1楼-- · 2020-02-17 22:28
想使用内置的PLL，但PLL的时钟输入只能在CLK0，CLK1，CLK2，CLK3之间选择一个，不能使用普通IO引脚

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