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ddr2管脚时钟线交叉，怎么解

2020-02-17 19:47发布

站内问答 / FPGA
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之前做了一片板子，用的xilinx的spartan6 ，地址线没有按照他硬核的连接方式，为了方便走线把地址线相互调整了，现在调试编译不了，有没有哪位也碰到过类似的 有解决方法的哈。
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3条回答
andous
1楼-- · 2020-02-18 00:21
 精彩回答 2  元偷偷看……
雪夜虫子
2楼-- · 2020-02-18 03:14
你们投板之前，不用软件验证一下管脚分配吗？MIG在生成控制器核的时候就有那个功能啊。
ar_dong
3楼-- · 2020-02-18 07:33
看你是那根了有些地址线错了你数据错着用就是了，比如a0和a1调换了你自己知道哪个数据实际存在哪里了，这个数据后面是哪个数据还能用

要是a10和别人调换了就没办法了

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