本帖最后由 scratdqy 于 2015-7-28 18:43 编辑

向各位大神求助GTX问题！！用xilinx的Vivado中的7 Series FPGAs Transceivers Wizard v3.5 在VIRTEX-7 VC707板上用光口传输数据，一块板自收发的时候，传输它example design中自带的以16组数据（每组数据为80bits,其中有32位全零，32位数据，以及16位的周期标志）为周期的数据的时候正确，但是换为以57组数据为周期的时候就会偶尔大约十几个周期在一个周期的头数据处出现一次错误，请问大神们应该如何修改？这个IP核与传输数据周期有关的地方在哪里？如何调整呢？多谢各位啦！:loveliness::loveliness:
本人小白，还请大神们详细指点哈~