用图示的变压器隔离LVDS时钟信号输出到 XC6SLX45做为时钟，能正常稳定工作，但是 LVDS_IN 一侧有高压输入，IN, OUT之间接入高频的共模电压后 ，LVDS时钟失锁，变压器输出波形正常，将PLL输出引到IO口用示波器看波形完全正常，但是 PLL LOCK信号一直不对，将输出的偏置电压接到GND或 3.3V上再断开则 PLL重新锁定。请问下这是什么原因呀。高手帮忙一下！谢了！