大家好，我现在在设计一个virtex 5的fpga板子，在配置电路上遇到一个问题，涉及了两片FPGA，现在想使用两片PROM级联的方式，FPGA均配置为slave serial模式，关于配置时钟的问题，手册上说slave serial模式下cclk可以外接振荡器也可以采用PROM的CLKOUT信号，当使用CLKOUT信号时需要将CLKOUT通过一个4.7K电阻拉高，我的问题是这里的CLKOUT怎么驱动CCLK，是直接连到FPGA的CCLK吗？资料上没有给出CLKOUT的连接方法。。。
下面这段是手册上的说明：
3 In Slave Serial mode, the configuration interface can be clocked by an external oscillator, or
optionally the CLKOUT signal can be used to drive the FPGA's configuration clock (CCLK).
If the XCFxxP PROM's CLKOUT signal is used, then it must be tied to a 4.7KΩ resistor pulled
up to VCCO.                                                    ---Platform Flash In-System Programmable Configuration PROMS  pp.20