本帖最后由 cdcc0606 于 2015-1-26 21:19 编辑

我的输入是一个频率可变的方波。然后要求输出是固定脉冲宽度为660us的方波，不管输入频率是多少。我的程序总是会在一段时间过后丢失其中一个输出脉冲，请问这是为什么呢？我的程序如下。

1. library ieee;
   
2. use ieee.std_logic_1164.all;
   
3. 
   
4. -------------------------------------------------------------------------------
   
5. --! top_sensors entity declaration
   
6. -------------------------------------------------------------------------------
   
7. entity top_sensors is
   
8.         port
   
9.         (
   
10.                 -- Input ports
    
11.                 reset          : in std_logic;                                --! system clock
    
12.                 clk          : in std_logic;          --! signal reset
    
13.                 I1           : in std_logic;                                --! pulse sensor 1
    
14.                 -- Output ports
    
15.                 Top_Tour_T1 : out std_logic                --! Top round sensor 1 output is fixed for 660us
    
16.         );
    
17.        
    
18.        
    
19. end entity top_sensors;
    
20. 
    
21. -------------------------------------------------------------------------------
    
22. --! top_sensors architecture declaration
    
23. -------------------------------------------------------------------------------
    
24. architecture behavior of top_sensors is
    
25. signal flag1: integer RANGE 0 TO 2:=0;                --! verify the end of the 660us top1
    
26. signal cpt1: integer RANGE 0 TO 33000:=0;        --! 660us=> 660/0.02us=33000: counter clk FPGA=33000
    
27.         begin
    
28.         ----------------------------------------------------------------------------
    
29.         --! [url=home.php?mod=space&uid=247401]@brief[/url]         generate top round for each sensor
    
30.         --! @detail        each top is fixed for 660us
    
31.         ----------------------------------------------------------------------------
    
32.                 process(clk, reset)
    
33.                 begin
    
34.                 if reset='0' then
    
35.                         Top_Tour_T1 <= '0';
    
36.                         cpt1<=0;
    
37.                 elsif rising_edge(clk)then
    
38.                         --if I1=0=>I1=1
    
39.                         if(I1='1')and (cpt1=0)then
    
40.                                 Top_Tour_T1<='1';
    
41.                                 cpt1<=1;
    
42.                         end if;
    
43.                         --begin the counter 330000 pour 660us
    
44.                         if(cpt1>0)and (cpt1<33000)then
    
45.                                 cpt1<=cpt1+1;
    
46.                                 if(I1='0')then
    
47.                                 elsif(I1='1')and (flag1=1)then
    
48.                                         cpt1<=0;
    
49.                                         Top_Tour_T1<='0';
    
50.                                         flag1<=0;
    
51.                                 end if;       
    
52.                         --after 660us, top disappear
    
53.                         end if;
    
54.                         if(cpt1=33000)then
    
55.                                 if(I1='0')then
    
56.                                         cpt1<=0;
    
57.                                 end if;
    
58.                                 Top_Tour_T1<='0';
    
59.                         end if;
    
60.                 end if;
    
61.                
    
62.                 end process;
    
63.                
    
64.                
    
65. end architecture behavior;

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