新手才学verilog，请问一下Verilog中有类似于C语言中while（某变量）；这样的语法吗

2020-02-23 10:37发布

12501 4

实际上指的是类似于C语言的查询功能，比如说查询IO口是否来了高电平，没来时继续等待查询，来了的话就跳出循环执行接下来的程序。

友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。

该问题目前已经被作者或者管理员关闭, 无法添加新回复

3条回答

1楼-- · 2020-02-23 15:02

精彩回答 2 元偷偷看……

2楼-- · 2020-02-23 20:46

只有if-else，完全替代while。

3楼-- · 2020-02-23 20:49

always语句中用if-else，最好用高频采样