CPLD/FPGA上电初始时IO口的状态是怎么样的

2020-02-23 10:38发布

大侠,
  如题所示,当CPLD/FPGA上电时其IO口的状态是怎么样的?高还是低,或者是高阻,谢谢啊!
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8条回答
luyaker
1楼-- · 2020-02-23 11:11
高,这个避免不了的。
如果不希望有一瞬间是高,可以加下拉电阻,1k,10k之类的
magic_yuan
2楼-- · 2020-02-23 15:13
 精彩回答 2  元偷偷看……
luyaker
3楼-- · 2020-02-23 21:09
无法设置。。。。
magic_yuan
4楼-- · 2020-02-24 01:01
luyaker 发表于 2014-6-28 15:52
无法设置。。。。

好像在哪里看到过怎么设置。可能也是在仿真里面,不怎么确定。。。。。多谢啊
luyaker
5楼-- · 2020-02-24 06:42
我查过,不可以的,我就遇到这种问题,头痛。。。。
magic_yuan
6楼-- · 2020-02-24 07:40
luyaker 发表于 2014-6-28 16:18
我查过,不可以的,我就遇到这种问题,头痛。。。。

关心上电初始态。一些IO口直接控制继电器的,要是电平不对直接把产品给烧了,或者冲坏,那叫一个蛋疼。

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