FPGA

CPLD/FPGA上电初始时IO口的状态是怎么样的

2020-02-23 10:38发布

站内问答 / FPGA
1851 9 9
大侠，
  如题所示，当CPLD/FPGA上电时其IO口的状态是怎么样的？高还是低，或者是高阻，谢谢啊！
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
8条回答
haitaox
1楼-- · 2020-02-24 08:05
 精彩回答 2  元偷偷看……
luyaker
2楼-- · 2020-02-24 12:38
本帖最后由 luyaker 于 2014-6-30 11:37 编辑

altera的只能外部接下拉电阻，xilinx的可以使用内部下拉电阻
上一页 1 2

一周热门 更多>