Verilog 语句执行顺序

2020-02-23 10:48发布

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在Verilog模块中分两部分：1.声明部分，比如端口定义，寄存器定义；2.功能实现部分，如加减乘除等等操作。小弟菜鸟，想请问高手：这两部分是不是必须先执行声明部分后才能执行功能部分？？？

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6条回答

1楼-- · 2020-02-23 13:25

明知道声明部分不是功能实现，为何要执行？

2楼-- · 2020-02-23 15:57

楼主表达错误不是执行是编译器按顺序读取.v文件中的代码

3楼-- · 2020-02-23 19:12

建议好好找本书看看

4楼-- · 2020-02-23 19:51

精彩回答 2 元偷偷看……

5楼-- · 2020-02-23 20:39

不声明执行语句必然报错啊

6楼-- · 2020-02-23 23:09

多谢各位，小弟问这目的就是：某个变量的声明语句是不是必须写在这个变量有关执行语句的前面，就像c语言那样先定义才能使用