FPGA

ODDR的使用疑问

2020-02-23 10:52发布

站内问答 / FPGA
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输出ODDR可以将时钟的一个副本传送到输出。将ODDR原语的D1固定为High，D2固定为Low，时钟与数据ODDR的时钟一样。这个方案可以确保输出数据与输出时钟延时的一致性。
如何理解这句话，输入数据与输出时钟延时的一致性？如果把D1为高，D2为低，这个ODDR的功能相当于把输入clk经过ODDR后，又输出了clk，并且是同频率的。哪里的输出数据和输出时钟延时的一致性？如果是为了产生clk，那直接用DCM不是更好吗？

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2条回答
haitaox
1楼-- · 2020-02-23 11:56
在spartan6中时钟走线不能之间连到引脚上
andous
2楼-- · 2020-02-23 16:31
引入ODDR不是输入数据与输出时钟延时的一致性，而是FPGA时钟都要上BUFG的，作为逻辑时钟用，如果你要把该时钟随路输出到管脚上，不加ODDR，除非你把时钟flase，但是会引入更多的问题。

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