CPLD如何实现频率相加

2020-02-24 20:17发布

        最近再测试手上一个比较成熟的主板,CPLD的输入信号为60M/8192=7.324kHZ,CPLD的时钟为60MHZ,测试输出端竟然为7.5M+7.324k=7.507324MHZ 的频率。
       在CPLD中将主时钟8分频后与这个输入信号频率相加后输出。或是将输入信号做8193倍频后输出。我查了好多相关资料,如数字锁相环,数字倍频等均不能实现这一的输出,请大家帮忙分析一下,谢谢!
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11条回答
qiang6091
1楼-- · 2020-02-25 01:46
这个问题看来是没有答案了。
qiang6091
2楼-- · 2020-02-25 03:55
我这里有两篇论文可以帮助大家分析。
论文写的很详细,可以实现对低频信号的高精度锁相。
GoldSunMonkey
3楼-- · 2020-02-25 09:36
qiang6091 发表于 2014-2-18 17:19
我这里有两篇论文可以帮助大家分析。
论文写的很详细,可以实现对低频信号的高精度锁相。 ...

感谢您的分享啊
lllaaa
4楼-- · 2020-02-25 11:05
cpld做1bit dds用了吧
gongshi
5楼-- · 2020-02-25 11:40
 精彩回答 2  元偷偷看……
qiang6091
6楼-- · 2020-02-25 17:37
lllaaa 发表于 2014-2-19 18:31
cpld做1bit dds用了吧

没用DDS。是需要外加DDS芯片吗?
怎么做?能详细点吗?我对逻辑电路不是很精通。

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