[求助]时序报告满足,但后仿真数据无法在一个周期内稳定

2020-02-24 20:19发布

如下图所示,程序例化了四个模块,使用的同一个IP,数据要求是流水线输入流水线输出。功能仿真时,输出功能正确。但是后仿真时,有的输出无法在同一个周期内稳定,而且,四个相同的模块输出结果还不一样,后仿真中输出只有第一个正常。时序约束中只设置的时钟周期,4ns,静态时序报告显示如下:
Clock to Setup on destination clock clk
---------------+---------+---------+---------+---------+
                | Src:Rise| Src:Fall| Src:Rise| Src:Fall|
Source Clock   |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|
---------------+---------+---------+---------+---------+
clk            |    3.962|         |         |         |
---------------+---------+---------+---------+---------+


Timing summary:
---------------

Timing errors: 0  Score: 0  (Setup/Max: 0, Hold: 0)

Constraints cover 253308 paths, 0 nets, and 25468 connections

Design statistics:
    Minimum period:   3.962ns{1}   (Maximum frequency: 252.398MHz)


请大侠分析下原因,指导下小弟。
RTL.jpg 前仿真 前仿真
后仿真 后仿真

友情提示: 此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
19条回答
GoldSunMonkey
1楼-- · 2020-02-25 01:16
 精彩回答 2  元偷偷看……
jlass
2楼-- · 2020-02-25 06:16
往往是临界点的问题
yunxiaoxiao110
3楼-- · 2020-02-25 11:27
GoldSunMonkey 发表于 2013-1-13 22:04
应该是时序不满足要求造成的

你指的是时序报告给出的时序不可靠吗?我后仿真只能测试到180MHz频率左右,达不到250MHz。
yunxiaoxiao110
4楼-- · 2020-02-25 17:16
jlass 发表于 2013-1-14 09:01
往往是临界点的问题

后仿真只测到180HMz频率左右,离临界点的频率还有点远啊。。
GoldSunMonkey
5楼-- · 2020-02-25 21:26
要么是你设计本身跑不了180M要么是IP本身不支持后仿真
visicom
6楼-- · 2020-02-26 01:54
 精彩回答 2  元偷偷看……

一周热门 更多>