FPGA

组合逻辑下面不能再用时序逻辑

2020-02-24 20:22发布

站内问答 / FPGA
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组合逻辑下面不能再用时序逻辑，为什么？
  如：
   If  EnPulseOut = ‘1’ then  
     if (SynPulseINCLK2'EVENT AND SynPulseINCLK2 = '1') then  
  why？

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1条回答
huangxz
1楼-- · 2020-02-24 23:20
不能，因为电路无法实现。

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