FPGA

xilinx 的FPGA cclk管脚分配问题

2020-02-24 20:22发布

站内问答 / FPGA
6830 2 2
看到xilinx 的FPGA cclk管脚默认是作为下载时钟输入使用，想将其作为系统时钟输入脚使用，但是ISE中 I/O Pin Planning中无法设置，不知大家有什么方法可以定义。
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
1条回答
yizi0000
1楼-- · 2020-02-24 21:25
CCLK是专用于配置过程中作为时钟的引脚，根据配置模式自动配置为输入或输出，不是通用的I/O。

一周热门 更多>