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FPGA
FIR 滤波器不同时钟下工作结果怎么不一样
2020-02-24 20:29
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/
FPGA
7570
12
12
是关于查表法的一个FIR滤波器,使用50Mhz时候可以正常出结果,可是用PLL产生100Mhz的时钟时候结果就不对了,使用的是cyclone系列的EP3C55F484I7,看数据手册按理说速度应该能达到100M的,求高手解答
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11条回答
utopiaworld
1楼-- · 2020-02-26 01:39
fs不同了
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知为123
2楼-- · 2020-02-26 05:21
精彩回答 2 元偷偷看……
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qiaokuangyi
3楼-- · 2020-02-26 07:30
不懂通信和数字信号处理的话,别人说了你也不懂。重新设计下吧
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lwq030736
4楼-- · 2020-02-26 10:48
你时序约束怎么做的
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billbillqaz
5楼-- · 2020-02-26 16:43
楼主能把你的FPGA做的FIR工程给我发一份吗?469642875
@qq.com
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