FPGA

module 模块是否可以不用clk 触发？

2020-02-24 20:32发布

站内问答 / FPGA
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最近在写一个产生伪随机数的verilog程序。想问module(backoff_flag,backoff_time)这样是否可以？backoff_flag是需要产生随机数的指示信号，backoff_time是最后产生的随机数的输出，没有用clk触发。因为不太会用function函数，所以想这样写，求教各路大神这样是否可以？
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4条回答
41402169
1楼-- · 2020-02-24 23:46
没有时钟 那么你随机序列的时序是什么样的呢？
fengfei19901026
2楼-- · 2020-02-25 04:03
 精彩回答 2  元偷偷看……
guugel
3楼-- · 2020-02-25 04:12
模块好像都要时钟驱动吧，最好写成同步时序逻辑，这样的电路不容易出错，时序性能也比组合逻辑好

lz只需要在模块内部设置一个标志reg不就行了，用时钟检测输入flag的上升沿，reg=1，使能本模块产生随机数；时钟检测到flag的下降沿就不使能reg=0，也就不产生随机数了。
520810
4楼-- · 2020-02-25 05:21
可以通过中间增加变量的方法控制产生随机数的时间，定时产生，这样可以不随时钟信号产生

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