FPGA

modelsim 二分频出问题了

2020-02-24 20:32发布

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process (CYC_32M)                         --divide to 16M
        begin
                if(CYC_32M'event and CYC_32M = '1') then
                        SIG_ADCLK <= not SIG_ADCLK;
                end if;
end process;
波形图在下面  SIG_ADCLK就是adc_clk,
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7条回答
zhaojingzb
1楼-- · 2020-02-24 20:52
 精彩回答 2  元偷偷看……
zhubright
2楼-- · 2020-02-25 01:14
zhaojingzb 发表于 2013-12-9 10:21
SIG_ADCLK 没有给初始值

谢谢，但是我在testbench 里给了  SIGNAL adc_clk   :  std_logic:='0'  ; 还是没有啊,
zhaojingzb
3楼-- · 2020-02-25 05:54
为什么要在testbench里给啊？
zhubright
4楼-- · 2020-02-25 11:12
zhaojingzb 发表于 2013-12-9 10:24
为什么要在testbench里给啊？

我在源程序中新写了SIGNAL SIG_ADCLK      
         
zhubright
5楼-- · 2020-02-25 16:07
我在源程序中新写了SIGNAL SIG_ADCLK                :std_logic:='0'
zhubright
6楼-- · 2020-02-25 20:06
 精彩回答 2  元偷偷看……
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