ddr3 的app 接口仿真问题

2020-02-24 20:35发布

问题一:通过调用example_design里面的SIM文件 能够看到memc_wr_data接口的输出数据位数为512位,但是在程序里面定义的却是64位,这是怎么回事?
memc_wr_data接口的输出数据位数是512还是64?

问题二:通过调用example_design里面的SIM文件,现在我已经看到了app接口进行数据传输时的时序图,现在我想通过自己写testbench对APP接口进行仿真,输出我想让它输出的数据。
我用过的方法一:直接对mig_7series_v1_7添加verilog test fixture,在里面输入测试激励,通过在ise里面点击simulate behavioral进行仿真但是我发现根本没有输出,我想原因可能是这种方法没有添加ddr3 model的原因。

我用过的方法二:直接对traffic_gen_top部分进行修改,然后直接通过在modelsim里面调用example_design文件夹里面的do文件进行仿真,但是我发现此方法修改起来比较难。

请问大家是怎么对app接口写入测试激励文件进行仿真的,实验室里面就我自己研究这个,没个商量的人,只能在这里请教大家了。
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5条回答
zhaojingzb
1楼-- · 2020-02-24 21:37
还是自己研究一下比较好。我们都是自己写testbench和脚本的。从来不用example
dingning123
2楼-- · 2020-02-24 22:59
zhaojingzb 发表于 2013-11-27 10:00
还是自己研究一下比较好。我们都是自己写testbench和脚本的。从来不用example

你好 我想问一下 app_wdf_data的接口位数为什么是512位?
zhaojingzb
3楼-- · 2020-02-25 04:42
 精彩回答 2  元偷偷看……
dingyong1234
4楼-- · 2020-02-25 05:18
DDR3是8bits预存取,对于ddr3的操作是64位,这样就会有内存控制的app_wdf_data为512位,512/64=8,比如用户输入的一个数据位宽为64位,ddr3的dq也是64位,一般我们会建一个fifo,利用fifo存储8个数据后,一次性的把8个数据输入到app_wdf_data接口,为什么要把位宽改为512,这是内存控制器为了迎合ddr3的读写要求的优化设计,当然这里面还会存在内存控制器与ddr3的时钟比例的问题,具体的可以看看user_guide,我也是初学者,多多交流哈。
dingning123
5楼-- · 2020-02-25 08:17
dingyong1234 发表于 2013-11-28 21:54
DDR3是8bits预存取,对于ddr3的操作是64位,这样就会有内存控制的app_wdf_data为512位,512/64=8,比如用户 ...

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