一个Verilog新手问题

2020-02-24 20:39发布

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7条回答

1楼-- · 2020-02-24 22:20

你这里的always块使用的是时钟沿触发，里面的所有语句是并发执行的，你应该多看下书，了解一下并发执行的特点，它与C语言是有区别的。

2楼-- · 2020-02-24 22:41

精彩回答 2 元偷偷看……

3楼-- · 2020-02-25 04:28

注意阻塞和非阻塞的区别

4楼-- · 2020-02-25 05:27

个人理解：begin end 之间是顺序执行的。begin end 和begin end之间是并行执行的。但这些语句最后生成的是硬件电路，不是CPU执行的二进制代码。clk和下一个clk之间，这部分电路执行的时间应该足够了。

5楼-- · 2020-02-25 06:07

编写一个小的程序，用modelsim仿真一下看看波形不就理解了……

6楼-- · 2020-02-25 06:28

不要拿软件的思想来看硬件，这里没有执行！verilog最后都变成了硬件电路，你让电路怎么执行？