cyclone IV ddr2问题

2020-02-27 21:08发布

设计了一块板子,用qsys搭了一个ddr2,时钟速率为166.667,ddr2宽度为16bit
故理论速率上限为83*64Mbps
但是,实际测下来写只有理论10%,读只有理论的2%
但是,读写数据都是正确的,就是速率太慢,被waitrequest 阻塞的比较多,请问问题出在哪
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7条回答
蓝色风暴@FPGA
1楼-- · 2020-02-28 00:13
一般读写效率为理论上的70%,你这就太少了,不要在qsys里面用,有可能其他模块太多,单独在quartus里面用
ysdx
2楼-- · 2020-02-28 05:02
你是如何读写的啊。burst开启没有?
GoldSunMonkey
3楼-- · 2020-02-28 10:42
:)还是XILINX的好啊
蓝色风暴@FPGA
4楼-- · 2020-02-28 14:08
 精彩回答 2  元偷偷看……
lhw013
5楼-- · 2020-02-28 14:35
蓝 {MOD}风暴@FPGA 发表于 2013-6-27 20:26
一般读写效率为理论上的70%,你这就太少了,不要在qsys里面用,有可能其他模块太多,单独在quartus里面用 ...

单独在quartus就好了,感谢
meihao1
6楼-- · 2020-02-28 16:58
altera的内存读写效率

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