本帖最后由 sen19890606 于 2013-9-3 13:55 编辑
本人使用的是购买的核心板,cyclone IV芯片,想弄个引脚输出100MHz给DA芯片当时钟,选择3.3V电平标准,分别测试了8MHz和100MHz(直接将PLL输出接引脚),结果用示波器观察的波形是这样的,左图8MHz,右图100MHz
8MHz的还可以接受,100MHz的那个峰峰值也太小了吧,两个设置都是一样的,就是改了PLL的输出频率,而且我看了cyclone IV的数据手册,PLL外部时钟输出最高可达472.5MHz,我的这个不知什么原因,求指点啊
啥都没有,直接把引脚接的示波器,LVTTL3.3V标准,示波器输入阻抗1M欧
の。再考虑下面思路:
1.假设信号源质量ok,测量手段有问题:例如测试时示波器和板子没共地。还有示波器只有100M带宽,带宽不足?
2.假设测量手段ok,信号源质量有问题:别用pll,直接输出个10M左右的时钟信号到其他I/O上,对比一下。
分析之后,再确认问题在哪里
输出接输入,没问题。如果是输出信号源的问题,就要实例分析。没搞过,不清楚啦
还是多谢了啊
这波形明显是带了较大容性负载后的波形。
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