求FPGA输出电平问题

2020-02-27 21:12发布

本帖最后由 sen19890606 于 2013-9-3 13:55 编辑

本人使用的是购买的核心板,cyclone IV芯片,想弄个引脚输出100MHz给DA芯片当时钟,选择3.3V电平标准,分别测试了8MHz和100MHz(直接将PLL输出接引脚),结果用示波器观察的波形是这样的,左图8MHz,右图100MHz
8M.jpg 100M.jpg
8MHz的还可以接受,100MHz的那个峰峰值也太小了吧,两个设置都是一样的,就是改了PLL的输出频率,而且我看了cyclone IV的数据手册,PLL外部时钟输出最高可达472.5MHz,我的这个不知什么原因,求指点啊
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19条回答
sen19890606
1楼-- · 2020-02-29 04:51
blackground 发表于 2013-9-3 19:42
1、信号链路上都有啥器件?
2、两端器件电平是啥?
3、示波器玩的熟的话,再多测点有效波形分析 ...

啥都没有,直接把引脚接的示波器,LVTTL3.3V标准,示波器输入阻抗1M欧
blackground
2楼-- · 2020-02-29 10:37
sen19890606 发表于 2013-9-3 20:21
啥都没有,直接把引脚接的示波器,LVTTL3.3V标准,示波器输入阻抗1M欧

の。再考虑下面思路:
1.假设信号源质量ok,测量手段有问题:例如测试时示波器和板子没共地。还有示波器只有100M带宽,带宽不足?
2.假设测量手段ok,信号源质量有问题:别用pll,直接输出个10M左右的时钟信号到其他I/O上,对比一下。
分析之后,再确认问题在哪里
sen19890606
3楼-- · 2020-02-29 14:42
 精彩回答 2  元偷偷看……
blackground
4楼-- · 2020-02-29 15:37
sen19890606 发表于 2013-9-3 21:20
示波器采样频率2.5G,应该够了
试了一下,搞了个2分频,输出25M,结果和pll输出25M一样,频率越高峰峰值越 ...

输出接输入,没问题。如果是输出信号源的问题,就要实例分析。没搞过,不清楚啦
sen19890606
5楼-- · 2020-02-29 18:47
blackground 发表于 2013-9-3 21:34
输出接输入,没问题。如果是输出信号源的问题,就要实例分析。没搞过,不清楚啦
...

还是多谢了啊
anjf163
6楼-- · 2020-02-29 22:16
估计是示波器的问题。把示波器型号贴出来看下。
这波形明显是带了较大容性负载后的波形。

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