赛灵思再写传奇！半导体业界首个20nm 投片！

2020-02-27 21:14发布

今天，FPGA领军者赛灵思公司以两个第一再次凸显了FPGA领军者的霸气，一个是半导体业界首个投片20nm的fabless公司，另一个第一发布了业内第一个 ASIC 级可编程架构的FPGA，这第二个成果可与30年前赛灵思创始人Ross Freeman发明FPGA相媲美，因为它弥补了长久以来FPGA的一个短板，为FPGA替代高端ASIC铺平了道路……一、FPGA商业模式在高级工艺时代优势尽显
“半导体技术发展28nm以后，对ASIC厂商的挑战越来越大，我们发现，在我们28nm器件的design-win中，有40%是替代ASIC的，而且这个比例还在提升，客户的需求非常大。” 赛灵思公司质量管理和新产品导入全球资深副总裁.亚太区执行总裁汤立人 (Vincent Tong)在接受采访时指出，“这就是我们尽快进行工艺升级的原因，FPGA是将NRE费用分摊到数万个客户上，所以可以降低NRE带来的成本风险，不过即便这样，投入也非常大，这两年在工艺上的研究赛灵思投入达4亿美元之多。”下图充分说明了工艺技术升级带来的成本提升挑战，到16nm工艺节点，工艺研发、NRE费用、芯片研发成本等会增长惊人，所以一个很明显的现象是28nm以后ASIC/ASSP量产数量大幅度减少，即便是现在，除了消费电子领域公司如高通联发科等有能力进行28nm器件量产，在通信医疗汽车等其他领域，很多ASIC/ASSP还停留在40nm工艺时代。

图一工艺升级带来的成本增长分析而用户的需求却在呈现爆炸式的增长，数据显示，互联网一分钟就有640TB的数据仅仅在刚刚过去的三分钟内就有74.6万次的优酷视频观看，有18.3423万次小时音乐下载，有6.12亿公共电子邮件发送，还有6千万张照片被浏览和4400万次的支付交易等等。思科公司预测到2015年，全球移动数据流量将比2010年增长26倍，而按目前的系统硬件发展移动设备容量仅增长10倍，这其中有巨大的鸿沟。要解决这样的数字鸿沟需要半导体厂商和系统设备厂商采用创新的合作和架构。这也是为什么通信设备领头羊华为公司和赛灵思近年来结为紧密战略合作伙伴的原因，“其实我们的很多产品都是基于用户需求，在28nm以后，中国厂商采纳的热情非常高，这对于提升他们的竞争力非常有好处。”汤立人表示。“所以我们在开发FPGA上也调整了思维，以前是我们开发了一个架构的产品给他们用，现在是我们根据他们的需求来开发一个新架构给他们，这已经是ASIC的开发模式了，这也是我们推出UltraScale 架构的主要动因。”

思科对数据流量增长预测二、UltraScale架构：ASIC级可编程架构，FPGA架构的又一次大变革

自从FPGA在高端应用越来越多后，它被ASIC/ASSP厂商诟病的一个软肋是逻辑门的利用率问题，由于利用率不能达到100%，因而总被认为在功耗、面积、成本方面缺乏优势，而现在，UltraScale架构的推出有望弥补FPGA的这一短板。先看几个参数指标：
1、针对宽总线进行优化的海量数据流,可支持数 Tb 级吞吐量和最低时延；2、逻辑利用率高达90%以上！同时不降低性能或增大时延；3、高度优化的关键路径和内置高速存储器，串联后可消除 DSP 和包处理中的瓶颈4、增强型 DSP slice 包含 27x18 位乘法器和双加法器,可以显著提高定点和 IEEE 754 标准浮点算法的性能与效率；更为重要的是，UltraScale架构解决了海量数据传输方面的时钟歪斜、功耗问题。

图中,高速数据流(Tbps 级的汇聚速率)从左侧进入再从右侧流出。可通过运行速度为数 Gbps的高速 SerDes 收发器进行 I/O 传输。一旦以数 Gbps 速度传输的串行数据流进入芯片,就必须扇出,以便与片上资源的数据流、路由和处理能力相匹配。新一代系统要求使用极高的数据速率,因此时钟歪斜、大量总线布置以及系统功耗管理方面的挑战会达到令人生畏的程度。“UltraScale 架构还提供类似 ASIC 时钟功能，这样可以让设计人员将系统级时钟放在整个晶片的任何最佳位置上,从而使系统级时钟歪斜降低多达 50%。这样可以打破阻碍实现多Gb系统级性能的一个最大瓶颈！”汤立人指出。“UltraScale 架构的类似ASIC时钟功能消除了时钟放置方面的一切限制并且能够在系统设计中实现大量独立的高性能低歪斜时钟资源,而这正是新一代设计的关键要求之一。这是与前几代可编程逻辑器件所采用的时钟方案的最大不同之处,而且实现了重大改进。”看来，ASIC级可编程架构并不是一个宣传口号而是有真正的技术来支持的。

另一个重大改进是赛灵思为UltraScale 架构加入了类似的快速通道。这些新增的快速通道可供附近的逻辑单元之间传输数据,尽管这些单元并不一定相邻,但它们仍通过特定的设计实现了逻辑上的连接。这样,UltraScale 架构所能管理的数据量就会呈指数级上升,如下图所示。

UltraScale架构提供的高布线效率从根本上完全消除了布线拥塞问题。结果很简单:只要设计合适,布局布线就没有问题。这样也使器件利用率达到 90%以上,且不降低性能或增加系统时延。这个解决思路有点类似我们解决交通堵塞的思路，例如位于市中心的一个繁忙十字路口,交通流量的方向是从北到南,从南到北,从东到西,从西到东,有些车辆正试图掉头,所有交通车辆试图同时移动。这样通常就会造成大堵车。现在考虑一下将这一十字路口精心设计为现代化高速公路或主干道,情况又会如何。道路设计人员设计出了专用坡道(快行道),用以将交通流量从主要高速路口的一端顺畅地疏导至另一端。交通流量可以从高速路的一端全速移动到另一端,不存在堵车现象。下面的两幅图说明了这一观点，UltraScale架构的快速通道正是借鉴了这个思路。

汤立人指出将UltraScale 架构和赛灵思Vivado设计套件结合起来，可以大大提升设计效率，与竞争产品PLD 架构相比,UltraScale架构将利用率和性能提升到了全新的高度,无需像PLD架构那样为了实现设计目标,不得不在利用率、性能、时延和延长布局布线时间等方面进行权衡取舍。

此外，在DSP处理方面，除了提供最新的 27x18 位乘法器和双加法器外，新架构还实现了DSP高速存储器级联，消除了DSP延迟，大幅度提升DSP性能，UltraScale架构还能够让双精度浮点运算的资源利用率实现 1.5 倍的效率提升,并具有更多的 DSP 资源数量。

UltraScale架构带来的性能提升非常明显如下图所示：

三、16nm FinFET FPGA年底诞生
对于UltraScale架构来说，另一个重要的使命是完成从从 20nm平面晶体管结构 (planar)工艺向16nm乃至鳍式FET,甚至更先进的技术, 此外还能从单芯片电路扩展至 3D IC。FinFET 晶体管技术的演进

从赛灵思公布的产品路线图来看，未来ZYNQ 、KINTEX、VIRTEX系列都将采用UltraScale架构，而且VIRTEX UltraScale系列还将向16nm FinFET工艺发展。“随着工艺技术的发展，Fabless和晶圆厂的合作愈加紧密，从28nm开始我们和台积电已经开始一起开发工艺，对于未来的的16纳米 FinFET工艺，我们启动了称之为“FinFast”的专项计划，由赛灵思和台积电双方投入资源组成一支专属团队，针对FinFET工艺和赛灵思UltraScale™ 架构进行最优化。基于此项计划，16FinFET测试芯片预计2013年晚些时候推出，而首款产品将于2014年问市。”汤立人透露。他对2013年年底推出FinFET工艺非常乐观，目前看来，Altera公司将采用英特尔16nm FinFET工艺生产下一代FPGA，而赛灵思选择了台积电，从另个层面看FinFET工艺FPGA成为传统代工巨头台积电和代工新贵英特尔对决的焦点，胜利的一方无疑将成为未来代工业的领军者，所以这场对决意义重大，鹿死谁手年底将见分晓！据悉，支持 UltraScale 架构 FPGA 的 Vivado 设计套件早期试用版现已开始供货。首批 UltraScale 器件将于 2013 年第四季度开始发货。如需了解更多信息,敬请访问以下网址: china.xilinx.com/ultrascale

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