求大神指点!quartus II这些变量被编译器当作clk怎么解除??

2020-02-27 21:15发布

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这些 lwr_n 、rst_n怎么会被当成时钟脚了,整个工程编译下来,多次出现这样的情况,请教坛子里面的大神,怎么样排除掉这些警告,同时我的输入sys_clk由外部晶振输入,没有做过时钟约束,也不清楚怎么在quartus II里面对sys_clk作约束?
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5条回答
huangxz
1楼-- · 2020-02-27 22:21
在assign里面没办法约束么
sen19890606
2楼-- · 2020-02-28 01:39
我碰到这种情况警告是因为我把他们写在always条件里了,always(posedge rest),如果没写错的话应该不用管,sysclk是直接引入的,为什么要约束它啊,想达到什么目的呢?
fangzimo
3楼-- · 2020-02-28 02:24
 精彩回答 2  元偷偷看……
fangzimo
4楼-- · 2020-02-28 03:04
sen19890606 发表于 2013-9-10 21:59
我碰到这种情况警告是因为我把他们写在always条件里了,always(posedge rest),如果没写错的话应该不用管,sy ...

请教一下哪这些不是clk也被认为是clk的脚该怎么消除这些警告了!
sen19890606
5楼-- · 2020-02-28 04:11
fangzimo 发表于 2013-9-11 18:34
请教一下哪这些不是clk也被认为是clk的脚该怎么消除这些警告了!

我当时没管它,因为警告并不代表设计一定会失败
你的这些脚用在什么地方了?

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