FPGA

关于等精度测频测不到1Hz以下的问题

2020-02-27 21:18发布

站内问答 / FPGA
7040 11 11
由于采用1s计数，1Hz以下的信号在闸门信号内没有高电平，所以就测不到，
如果采用10s钟计数的话又太慢了，应该怎么弄才好？
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
10条回答
lynn2013
1楼-- · 2020-02-28 15:06
 精彩回答 2  元偷偷看……
风见准人
2楼-- · 2020-02-28 20:53
香农定理
shiyinjita
3楼-- · 2020-02-29 01:25
lynn2013 发表于 2013-8-24 11:12
高频测低频是怎么弄的，和等精度有什么区别呢

低频的上升沿或者下降沿作为使能端，计数就可以了。当第二个上升沿来的时候，同时把这次的计数值放在一个寄存器里
zhang_2000
4楼-- · 2020-02-29 05:06
你理解的有点偏颇     闸门信号需要 被测信号给同步，同步后的信号作为  真正的闸门信号
上一页 1 2

一周热门 更多>