Verilog编写的控制模块,有时候正常工作,有时无**常工作

2020-02-28 18:25发布

用Verilog编写的控制模块,编译后能够正常工作,有时候没有任何修改再编译却不能正常工作,求解
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6条回答
mhanchen
1楼-- · 2020-02-28 20:45
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lwq030736
2楼-- · 2020-02-28 22:32
时序约束不完整
CY0904030105
3楼-- · 2020-02-29 03:24
lwq030736 发表于 2013-8-1 10:25
时序约束不完整

时钟不高,就没进行时序约束
CY0904030105
4楼-- · 2020-02-29 05:06
mhanchen 发表于 2013-7-31 20:26
正常,代码写的不规范每次综合后的电路都可能差异很大

请问,这种情况有什么好的办法解决了,希望高手给于指导,在此谢过了。
Backkom80
5楼-- · 2020-02-29 06:04
做时序约束
mhanchen
6楼-- · 2020-02-29 07:48
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