关于位数据的写法

2020-02-28 18:25发布

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一直都存在这个问题但是一直不知道怎么去解决和表达。。。。。
在verilog中经常会有8h‘d4 8进制表示的数据，那么在VHDL中如果要表示的话怎么表示，或者说VHDL中没有这种表示的方法？？？

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2条回答

1楼-- · 2020-02-28 18:55

s: in std_logic_vector(15 downto 0);
signal t: std_logicvector(15 dwonto 0);
signal p: integer range(0 to 65535);
......

2楼-- · 2020-02-28 20:13

精彩回答 2 元偷偷看……