仿真很重要

2020-02-28 18:31发布

以前用Veriolg写程序,都是小程序,写完编译没错误后就直接下载到系统板上调试;现在做的这个,控制的信号比较多,虽然编译没有错误,但是要是不通过仿真观察各个信号是否满足时序要就,就直接下载的到系统板上调试,很难发现错误;要是仿真时序上没有什么错误,一般程序就没的问题了,通过这次项目,真心感觉仿真很重要。
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19条回答
GoldSunMonkey
1楼-- · 2020-03-01 09:09
qin552011373 发表于 2013-7-12 19:22
工作要用cpld  不知道这个要不要仿真

最好仿一下
CY0904030105
2楼-- · 2020-03-01 12:12
shiyinjita 发表于 2013-7-11 19:51
写个脚本语言,就可以了

例如我这有clk,rst_n,rden,rdaddr,wren,wraddr,我不想让rden,rdaddr在波形中出现,应该怎么操作了,谢谢指导。
qin552011373
3楼-- · 2020-03-01 16:35
 精彩回答 2  元偷偷看……
yzh0912
4楼-- · 2020-03-01 18:09
shiyinjita 发表于 2013-7-11 19:51
写个脚本语言,就可以了

新手,是tcl脚本还是什么啊?谢谢
shiyinjita
5楼-- · 2020-03-01 22:02
yzh0912 发表于 2013-7-13 21:44
新手,是tcl脚本还是什么啊?谢谢

写个简单的do文件就可以了
shiyinjita
6楼-- · 2020-03-02 03:40
CY0904030105 发表于 2013-7-13 11:09
例如我这有clk,rst_n,rden,rdaddr,wren,wraddr,我不想让rden,rdaddr在波形中出现,应该怎么操作了, ...

看看do文件的说明

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