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如何利用赛灵思工具和技术优化FPGA功耗

2020-02-28 18:33发布

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在过去的五六年时间里，IC 工艺从130nm 快速发展到90nm 并随后很快进入当前的65nm 结点，工艺技术的每一次进步都使得功率管理变得更为重要。在130nm 节点时，IC 生产商就开始注意到晶体管的电流泄漏问题，即使在闲置模式下，晶体管也存在由于电流泄漏而带来的功率消耗。 进入90nm 工艺时代，IC 的工作电压进一步下降，但电流
泄漏问题更加严重，在器件的总功耗中占有相当大的比重。 对于65nm 工艺，这些趋势仍在延续。事实上，对65nm工艺来说，电流泄漏问题如此严重，以致许多设计师认为功率管理与实现性能指标同样重要。
传统上FPGA 供应商的产品设计面向范围广泛的应用，器件包含大量的高速晶体管，因此FPGA 器件的功耗不容小视。 与其它采用最先进工艺进行设计的IC 一样，FPGA 也采用了电流泄漏较大的晶体管设计。 然而，对于PFGA来说，设计人员可以充分利用其可编程能力以及相关的工具来准确地估算功耗然后再通过优化技术来使 FPGA 设计以及相应的PCB 板在功率方面效率更高。FPGA 器件的功率消耗主要有两类： 静态功耗和动态功耗。 静态功耗是由于晶体管的泄漏而引起的，因为即使不工作时晶体管仍然存在电流泄漏。 动
态功耗则是器件在执行任务时消耗的功率 – 与开关结点数量以及电压、频率和电容等有关。 要满足设计功率预算的要求，非常重要的就是要充分了解这两种功率消耗类型以及两种功耗类型在不同工作条件时的变化情况，从而可以更好地对其进行优化。自从功率管理变得越来越重要，赛灵思公司一直致力于在ISE 套件工具中集成功率优化技术。 例如，为了研发
XPE 和 XPower Analyzer，几年前赛灵思就在ISE 中提供了功率优化的布线器，能够利用FPGA 内已知的布线资源容抗信息。同时，还可以将ISE 配置为功率优化综合引擎来自动定位源代码中的小阵列并将其综合进LUTRAM 中。 根据指
令，引擎会定位大阵列（根据指定的阵列大小）并将其综合到块RAM 中。 如果发现大型计数器，则可以在DSP48
模块中实现。 当复制逻辑时还可以进行智能选择，以保证所用的数量是最优的。最近，赛灵思公司还推出了一个优化布局器， 能够将功能进行分组，从而最小化布线距离和容抗。 称为
PlanAheadTM 的一组相关工具能够将逻辑资源分组并从物理上在PFGA 内进行粗略的面积估算和位置定位。 这样就可以减少电容并加快布线速度。随着赛灵思公司在最新工艺技术方面继续保持行业领导地位，我们预期FPGA 的动态和静态功率将会继续面临挑战。 我们不仅致力于优化FPGA 的功率管理工具和设计方法，同时还不断努力在芯片层面上解决功耗问题。本文介绍了利用赛灵思工具和技术满足功率预算要求的技巧和方法。
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