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FPGA
模块间的相互影响
2020-02-28 18:36
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FPGA
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逻辑调试中,遇到这样的问题:工程中有好几个模块,其中串口和模拟量这两个模块相互影响,串口正常的时候,模拟量采样会突变;模拟量采样正常了,串口发能发出来,但是收的时候收不到?有没有高手,给指点一下,谢谢。(片子XC6SLX4-2QG144I)
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19条回答
yghanwuji
1楼-- · 2020-02-28 22:12
这还真没碰到过,是时序不对吧
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GoldSunMonkey
2楼-- · 2020-02-28 22:16
检查相关,看一下是不是有些变量有问题。
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GoldSunMonkey
3楼-- · 2020-02-29 00:13
yghanwuji 发表于 2013-6-26 21:38
这还真没碰到过,是时序不对吧
这个是根本啊
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xins_n
4楼-- · 2020-02-29 02:43
把用组合逻辑的一点,改成时序逻辑后,现象没了,不知道以后还会不会出现。
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雪夜虫子
5楼-- · 2020-02-29 03:28
精彩回答 2 元偷偷看……
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xins_n
6楼-- · 2020-02-29 04:19
感觉就是不稳定,重新编译一次就不行了,不知道还要加什么约束之类的条件嘛,不知道有没有遇到类似情况的,给解释一下。
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