{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 xjsxjtu 的问题《回到未来：用图形化方法快速实现复杂的SoC设计》','https://www.xiaopingtou.net/q-176882.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
本帖最后由 GoldSunMonkey 于 2013-7-3 21:51 编辑
Xilinx IP Integrator支持IP模块的自由拖放，并能智能地、自动地链接这些模块。这是不是和玩乐高积木一样酷？
回到未来：用图形化方法快速实现复杂的SoC设计
作者：Xilinx战略营销与商业规划总监Steve Leibson
80年代末的设计自动化大会（DAC）期间，我同Prabhu Goel博士交流了电子系统设计发展的未来。当时他是Gateway Design Automation公司的CEO。1984年也就是我们谈话的几年前，Phil Moorby在Gateway公司发明了Verilog HDL。那时我和Goel博士就谈到——Verilog正在迅速淘汰原理图输入技术，并逐渐成为前端数字IC设计的首选方法。Goel博士除了担任Gateway的CEO之外，还是Verilog技术的主要推广宣传者。
我们的谈话气氛友好，对于无法达成共识的事情，我们同意各自保留不同意见。
Goel博士认为基于文本的Verilog会完全取代图形化ASIC设计。我以几百年工程设计的历史作为指引，坚持认为方框图是工程师的基本设计方法。Goel博士的愿景最终得到实现，Verilog（和VHDL）成功取代了ASIC和FPGA设计输入。（Goel博士在这次谈话之后不久就把Gateway Design Automation卖给了Cadence，随后自己成了一名风险投资人。）
也就是说，到目前为止，Goel博士的话完全正确。不过我现在又看到了一种不同的未来，而且是指向图形化设计的未来。
等到描述系统模块开始需要编写数百万行HDL代码时，您知道基于文本的HDL设计方法的复杂程度已超过了抽象层的能力，无法以快速而便于理解的方式去清晰描述设计了。
所以现在我们兜了一个大圈子又回来了。我们现在已经可以通过图形化的方法进行复杂的SoC设计了。
怎么做呢？我刚刚看到一个图形化设计工具的应用实例，那就是赛灵思在4月3日宣布推出的最新版 Vivado工具套件中内置的IP Integrator。赛灵思IP Integrator支持IP模块的拖放放置，而且能自动化智能连接。这就好像玩乐高（Lego）积木一样，能组建出很酷的东西，不过自然不是乐高玩具塑料插件的感觉，当然也少了玩具的鲜艳 {MOD}彩。用Vivado IP Integrator设计复杂的数字系统速度倒是很快，跟乐高积木差不多，这正是设计工作的神奇之处所在。
我最近看到YouTube上一段20分钟的视频，展现了如何设计基于FPGA的微处理器控制的图形处理硬件流水线，从中了解到Vivado IP Integrator的作用，而且因视频中展现的设计速度而深感震惊。我看到视频中的操作人员（赛灵思公司的Tim Vanevenhoven）迭代采用赛灵思Kintex-7 KC705 FPGA开发板，从在线IP目录中选用复杂的业经验证的预验证视频流水线IP模块，组装连接视频处理流水线，进行微处理器控制子系统的实例化，把所有项目连接在一起，就创建成了网状设计分层级结构，再运行设计规则检查，解决设计问题，并再次运行设计规则检查。（注：这款设计原来是赛灵思DSP和视频专家FAE Dan Michek开发的。）
Tim不到20分钟就完成了设计， 真令人吃惊！
试着用输入HDL代码的方式来描述一切吧。这肯定会超过20分钟，而且是远远超过。等用HDL完工了，看看你要用多少页代码，别人要花多长时间才能看出你是怎么设计的吧。
结果是一款结构正确的设计，Vivado IP Integrator能自动在所需的驱动程序中分配地址和链接。您可标出调试信号，适当的调试内核将添加用于Vivado Analyzer调试。
现在我知道，图形化设计不一定总是最合适的方法，有时确实也需要一些命令行。对一些重复性工作来说，比方说某个模块要实例化并连接1000次，那么用脚本的方式确实很方便。正由于此，Vivado IP Integrator也支持Tcl脚本，您能方便地选择脚本方式工作。不管选择什么方式，该工具都能满足您的一般设计流程需求。
您也想看看Vivado IP Integrator如何发挥作用吗（毕竟图形化工具要做到眼见为实）？以下就是这段视频：
如何使用Vivado IP集成器创建IP子系统
顺便说一句，这段视频介绍了设计方案中如何利用赛灵思MicroBlaze软核处理器。赛灵思IP Integrator也能了解Zynq All Programmable SoC中硬化的ARM Cortex-A9处理器核，这或许也对您有帮助。
再提一句，免费的Vivado设计套件WebPack版本甚至也包含IP Integrator。不过要注意的是，IP Integrator仍属于早期试用阶段，所以首先需要赛灵思现场应用工程师帮忙为您提供才成。不过IP Integrator已经推出了，您尽可向现场应用工程师提出请求。
最后，如果您希望了解更多信息，您可看看Max在EETimes发表上的文章《赛灵思Vivado设计套件支持IP集成和HLS增强功能》以及Brian Bailey在All Programmable 星球社区上发表的博文《赛灵思将Vivado打造为全面的ESL解决方案》。
Xilinx IP Integrator支持IP模块的自由拖放，并能智能地、自动地链接这些模块。这是不是和玩乐高积木一样酷？
回到未来：用图形化方法快速实现复杂的SoC设计
作者：Xilinx战略营销与商业规划总监Steve Leibson80年代末的设计自动化大会（DAC）期间，我同Prabhu Goel博士交流了电子系统设计发展的未来。当时他是Gateway Design Automation公司的CEO。1984年也就是我们谈话的几年前，Phil Moorby在Gateway公司发明了Verilog HDL。那时我和Goel博士就谈到——Verilog正在迅速淘汰原理图输入技术，并逐渐成为前端数字IC设计的首选方法。Goel博士除了担任Gateway的CEO之外，还是Verilog技术的主要推广宣传者。
我们的谈话气氛友好，对于无法达成共识的事情，我们同意各自保留不同意见。
Goel博士认为基于文本的Verilog会完全取代图形化ASIC设计。我以几百年工程设计的历史作为指引，坚持认为方框图是工程师的基本设计方法。Goel博士的愿景最终得到实现，Verilog（和VHDL）成功取代了ASIC和FPGA设计输入。（Goel博士在这次谈话之后不久就把Gateway Design Automation卖给了Cadence，随后自己成了一名风险投资人。）
也就是说，到目前为止，Goel博士的话完全正确。不过我现在又看到了一种不同的未来，而且是指向图形化设计的未来。
等到描述系统模块开始需要编写数百万行HDL代码时，您知道基于文本的HDL设计方法的复杂程度已超过了抽象层的能力，无法以快速而便于理解的方式去清晰描述设计了。
所以现在我们兜了一个大圈子又回来了。我们现在已经可以通过图形化的方法进行复杂的SoC设计了。
怎么做呢？我刚刚看到一个图形化设计工具的应用实例，那就是赛灵思在4月3日宣布推出的最新版 Vivado工具套件中内置的IP Integrator。赛灵思IP Integrator支持IP模块的拖放放置，而且能自动化智能连接。这就好像玩乐高（Lego）积木一样，能组建出很酷的东西，不过自然不是乐高玩具塑料插件的感觉，当然也少了玩具的鲜艳 {MOD}彩。用Vivado IP Integrator设计复杂的数字系统速度倒是很快，跟乐高积木差不多，这正是设计工作的神奇之处所在。
我最近看到YouTube上一段20分钟的视频，展现了如何设计基于FPGA的微处理器控制的图形处理硬件流水线，从中了解到Vivado IP Integrator的作用，而且因视频中展现的设计速度而深感震惊。我看到视频中的操作人员（赛灵思公司的Tim Vanevenhoven）迭代采用赛灵思Kintex-7 KC705 FPGA开发板，从在线IP目录中选用复杂的业经验证的预验证视频流水线IP模块，组装连接视频处理流水线，进行微处理器控制子系统的实例化，把所有项目连接在一起，就创建成了网状设计分层级结构，再运行设计规则检查，解决设计问题，并再次运行设计规则检查。（注：这款设计原来是赛灵思DSP和视频专家FAE Dan Michek开发的。）Tim不到20分钟就完成了设计， 真令人吃惊！
试着用输入HDL代码的方式来描述一切吧。这肯定会超过20分钟，而且是远远超过。等用HDL完工了，看看你要用多少页代码，别人要花多长时间才能看出你是怎么设计的吧。
结果是一款结构正确的设计，Vivado IP Integrator能自动在所需的驱动程序中分配地址和链接。您可标出调试信号，适当的调试内核将添加用于Vivado Analyzer调试。
现在我知道，图形化设计不一定总是最合适的方法，有时确实也需要一些命令行。对一些重复性工作来说，比方说某个模块要实例化并连接1000次，那么用脚本的方式确实很方便。正由于此，Vivado IP Integrator也支持Tcl脚本，您能方便地选择脚本方式工作。不管选择什么方式，该工具都能满足您的一般设计流程需求。
您也想看看Vivado IP Integrator如何发挥作用吗（毕竟图形化工具要做到眼见为实）？以下就是这段视频：
如何使用Vivado IP集成器创建IP子系统顺便说一句，这段视频介绍了设计方案中如何利用赛灵思MicroBlaze软核处理器。赛灵思IP Integrator也能了解Zynq All Programmable SoC中硬化的ARM Cortex-A9处理器核，这或许也对您有帮助。
再提一句，免费的Vivado设计套件WebPack版本甚至也包含IP Integrator。不过要注意的是，IP Integrator仍属于早期试用阶段，所以首先需要赛灵思现场应用工程师帮忙为您提供才成。不过IP Integrator已经推出了，您尽可向现场应用工程师提出请求。
最后，如果您希望了解更多信息，您可看看Max在EETimes发表上的文章《赛灵思Vivado设计套件支持IP集成和HLS增强功能》以及Brian Bailey在All Programmable 星球社区上发表的博文《赛灵思将Vivado打造为全面的ESL解决方案》。
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