VHDL映射关系-第3页回答

VHDL映射关系

2020-02-28 18:37发布

LIBRARY IEEE;
USE IEEE. STD_LOGIC_1164.ALL;
ENTITY shift_reg IS
PORT（di：IN STD_LOGIC；
         cp：IN STD_LOGIC；
         do：OUT STD_LOGIC）；
END shift_reg；
ARCHITECTURE structure OF shift_reg IS
   COMPONENT dff                                           --元件说明
         PORT（d：IN STD_LOGIC；
               clk：IN STD_LOGIC；
               q：OUT STD_LOGIC）；
            END COMPONENT；
   SIGNAL q：STD_LOGIC_VECTOR(4 DOWNTO 0)；
BEGIN
   dff1：dff  PORT MAP (di，cp，q（1）)；          --元件例化
   dff2：dff  PORT MAP (q（1），cp，q（2）)；
   dff3：dff  PORT MAP (q（2），cp，q（3）)；
   dff4：dff  PORT MAP (q（3），cp，do)；
END structure；

小弟初学程序实现了什么功能也不知道，还有port map语句的端口映射是怎么对应的?由映射关系能看出他们的端口连接关系嘛

友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。