关于VHDL或Verllog程序稳定性的问题

2020-02-28 18:40发布

在一个工程里面用VHDLVerllog分别写了几个模块,用顶层连接起来。下载运行有时候能实现目标功能,但有时候就不可以。是我写的程序稳定性不好吗?另外modelsim这款HDL的仿真软件好用吗?求各位前辈指教。谢谢。
友情提示: 此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
10条回答
juliuszwj
1楼-- · 2020-02-29 07:53
估计你程序有问题啊。
pangning7085
2楼-- · 2020-02-29 08:55
GoldSunMonkey 发表于 2013-6-12 23:50
可能,先仿一下也可以,最终还是要从设计上找到原因

谢谢猴哥帮助。仿真的话一般用什么软件呢?
pangning7085
3楼-- · 2020-02-29 13:06
jlass 发表于 2013-6-13 09:02
应该还是你的程序写的有问题,建议仿真一下,有助于看出问题所在。

谢谢您。因为之前只用过quartusii的波形文件仿真,但是感觉不太好用,请问您可以推荐一下好用的仿真软件吗?
pangning7085
4楼-- · 2020-02-29 17:28
juliuszwj 发表于 2013-6-13 10:18
估计你程序有问题啊。

我也觉得,所以要仿真来看一下

一周热门 更多>