时钟线路问题

2019-03-25 17:20发布

一些时钟的输出线路,总要接上一个上拉电源,这样做有什么好处? 此帖出自小平头技术问答
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9条回答
dontium
1楼-- · 2019-03-26 14:37
silent天狼 发表于 2014-3-11 10:58
电路时一个vco的输出,接上拉电阻到电源,是不是为了给这个vco提供直流电平,保证信号强度?

这要看那个VCO的数据手册,使用手册建议的外围电路,其它任何与手册有别的做法,除非是在大量实验基础之上改动,都是不好的!
silent天狼
2楼-- · 2019-03-26 16:10
dontium 发表于 2014-3-11 14:38
这要看那个VCO的数据手册,使用手册建议的外围电路,其它任何与手册有别的做法,除非是在大量实验基础之 ...

好的,谢谢!
吴鉴鹰.
3楼-- · 2019-03-26 19:38
应该是增强线路的驱动能力,如果是OC、OD型的,就必须有上拉,要看具体的电路,作用可能不一样!

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