2019-03-26 15:25发布
zhaironghui 发表于 2015-8-6 09:31 是不是CPLD 上的 DEV_OE 和 DEV_CLRn 引脚未作处理导致的呢？
zhaironghui 发表于 2015-8-6 19:14 上拉电阻接到 3.3V？多大呢？ 我发现把代码下载到 CPLD 后，再去测这两个引脚默认都是低电平。
anananjjj 发表于 2015-8-6 20:35 对！上拉到3.3v,或者在CPLD中设置成三态状态！
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是不是CPLD 上的 DEV_OE 和 DEV_CLRn 引脚未作处理导致的呢？
我一般都是接上拉电阻的，
对！上拉到3.3v,或者在CPLD中设置成三态状态！
好的，谢谢你啊
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