2019-03-26 18:48发布
qwqwqw2088 发表于 2019-2-18 11:33 外部方波时钟信号占空比介于25％至75％之间。时钟信号幅度必须低于0.5 V，高于2.2 V。 在外部时钟出现之前 ...
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在外部时钟出现之前，器件工作在RT模式。
clk管脚，通过一个470pF的电容，前边直接用fpga驱动，，，
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