protell99se如何修改rule，来减小splitplane边界和via最小距离？

2019-03-27 12:05发布

站内问答 / 电路设计
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各位前辈，小子接触PCB不久，有一个问题求助
我在GND层用splitplane画出一块地作为AGND，在这片区域上的 AGND过孔 均与之相连，但是有几个位于splitplane边界的AGND过孔，DRC报错说与GND短路。。。我分析是距离边界过近，于是把报错的via移到距离边界较远的地方，DRC不报错。
我想问各位前辈，如何修改这个过孔距离splitplane边界的最小距离，使得DRC不报短路，我在rule中查找没有找到（有一个plane clerance貌似没用）
现在这个距离有10密尔就报错。。。
谢谢各位啊 此帖出自小平头技术问答
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1条回答
jiuriyangzi
1楼-- · 2019-03-27 15:26
< 可以在rule----clearance&nbsp;&nbsp; constraint&nbsp;&nbsp; 里面，点击ADD，增加你的过孔和线间距之间的规则，你可以设成5Mil之类的，然后选择这个规则，不用其它的，如果画好这部分，再选择其他的规则，估计可以，还有一个方法就是如果你觉得这个不影响设计，就直接忽略掉DRC，不报警也没关系的。

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