fdouwqihdowd 发表于 2018-12-24 11:02
但是这些值，虽然都置一，但是跟主频没有关系啊

跟PLL CLK有关系啊！ 麻烦看一下数据手册好不好   当 PLLN 设置成0x7F 肯定有错啊~
1111111: PLLN = 127 wrong configuration
PLLCLK需要HSI 然后通过 PLLM分频 PLLN倍频 PLLR分频 才能得到你要的PLLCLK（80MHz）

本帖最后由 tianyingkeji 于 2018-5-9 18:19 编辑

感谢大家的支持，现在问题已经解决了，问题主要定位在mxcube生成的库 文件里。时钟源才有MSI ，默认4MHZ输入。倍频到80MHZ .

不得不承认这是一种BUG，现在官方终于也更新的补丁，让我再也不用担心了。

cnibooji 发表于 2018-12-24 12:31
从来不用这个产生程序,不放心

别忘了，效率，之所以软件做得越累越傻瓜，是因为提高编程效率，初心还是好的。现如今软件越来越大，从底层垒砌，是要付出代价的，当然，站在巨人肩上有可能会摔的更惨。这又成了鸡孵蛋，蛋孵鸡的问题了。

fdouwqihdowd 发表于 2018-12-24 12:12
不得不承认这是一种BUG，现在官方终于也更新的补丁，让我再也不用担心了。

的确是之前版本的一个BUG,