2019-07-14 17:24发布
60user128 发表于 2018-9-26 11:46 +1还可以理解，不知道为什么加2
dingyang598 发表于 2018-9-26 12:01 已明白，至少需要一个2分频，保证当用HCLK做时钟源时频率不会超
tianyou15 发表于 2018-9-26 12:32 原来如此
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{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 dingyang598 的问题《请问SDIO_CK = HCLK/（ 2+CLKDIV）为什么要加个2？》','https://www.xiaopingtou.net/q-29090.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
已明白，至少需要一个2分频，保证当用HCLK做时钟源时频率不会超
原来如此谢谢告知
今天又看了下资料，其实不是这样，而是因为SDIO 需要两个时钟，一个是SDIO adapter clock (SDIOCLK = HCLK)，另一个是AHB bus clock (HCLK/2)
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