2019-07-14 17:24发布
dingyang598 发表于 2018-9-26 12:01 已明白，至少需要一个2分频，保证当用HCLK做时钟源时频率不会超
dingyang598 发表于 2018-9-26 13:12 今天又看了下资料，其实不是这样，而是因为SDIO 需要两个时钟，一个是SDIO adapter clock (SDIOCLK = HCLK)，另一个是AHB bus clock (HCLK/2)
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今天又看了下资料，其实不是这样，而是因为SDIO 需要两个时钟，一个是SDIO adapter clock (SDIOCLK = HCLK)，另一个是AHB bus clock (HCLK/2)
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