STM32

STM32通过FSMC与FPGA通信

2019-07-14 23:30发布

站内问答 / STM32/STM8
13193 0 1249
各位朋友好，STM32通过FSMC与FPGA通信，我该怎样测试通信是正常的？ FPGA  代码如下
  1. module verilog_prj(
  2.                 clk,
  3.                 ARM_clk,
  4.                 led0,
  5.                 ab,       //address
  6.                 db,        //data
  7.                 wrn,        //wr
  8.                 rdn,        //rd
  9.                 csn        //cs
  10.             );

  12. input clk;            //25MHz

  14. output led0;
  15. output arm_clk;

  17. wire clk_8m;      //输入时钟的4倍频,100MHz   
  18. wire locked;      //PLL输出有效标志位,高有效

  20. input[2:0]    ab;
  21. inout[15:0] db;

  23. input wrn;
  24. input rdn;
  25. input csn;

  27. reg [15:0] outa;
  28. reg [15:0] outb;
  29. reg [15:0] outc;
  30. reg [15:0] outd;
  31. reg [15:0] oute;
  32. reg [15:0] outf;
  33. reg [15:0] outg;
  34. reg [15:0] outh;
  35. reg [15:0] out;

  37. //reg [15:0] ina;
  38. //reg [15:0] inb;
  39. //reg [15:0] inc;
  40. //reg [15:0] ind;
  41. //reg [15:0] ine;
  42. //reg [15:0] inf;
  43. //reg [15:0] ing;
  44. //reg [15:0] inh;

  46. //wire rd;
  47. //wire wr;

  49. reg [15:0] indata;

  51. //assign rd = !(csn & rdn); //get rd pulse  ____|~~~~|______
  52. //assign wr = !(csn & wrn); //get wr pulse  ____|~~~~|______

  54. assign db = !rdn ? indata:16'hzzzz;
  55. //  assign db = indata ;
  56. /*
  57. ****************************************************************
  58. *
  59. *      PLL例化
  60. *
  61. ****************************************************************
  62. */
  63. PLL_ctrl    PLL_ctrl_inst (
  64.                 .inclk0(clk),        //PLL输入时钟
  65.                 .c0(clk_8m),        //8MHz to ARM                    
  66.                 .locked(locked)    //PLL输出有效标志位,高有效
  67.             );

  69.             
  70. /*
  71. ****************************************************************
  72. *
  73. *      LED0闪烁
  74. *
  75. ****************************************************************
  76. */            
  77. reg[24:0] cnt1;
  78. always @ (posedge clk) begin
  79.     if(cnt1 == 25'd25_000_000)
  80.     begin
  81.         cnt1 <= 25'd0;
  82.         out <= out+1'b1;
  83.     end
  84.     else
  85.      begin
  86.          cnt1 <= cnt1+1'b1;
  87.          
  88.      end
  89. end


  92. assign led0 = cnt1[24];
  93. assign arm_clk = clk_8m;

  95. /*
  96. ****************************************************************
  97. *
  98. *                 FSMC读写  
  99. *
  100. ****************************************************************
  101. */
  102. //write data, 根据地址线选择八个空间写入，每个空间16位
  103.     always @(negedge wrn)
  104.      begin
  105.        if(csn == 0)
  106.         begin
  107.             case (ab)            
  108.                 3'b000:outa <= db;
  109.                 3'b001:outb <= db;
  110.                 3'b010:outc <= db;
  111.                 3'b011:outd <= db;
  112.                 3'b100:oute <= db;
  113.                 3'b101:outf <= db;
  114.                 3'b110:outg <= db;
  115.                 3'b111:outh <= db;
  116.                 default:;
  117.             endcase
  118.         end
  119.     end
  120.             
  121.     //red data 根据地址线选择8个空间读取，每个空间 16位
  122.     always @( rdn )
  123.     begin
  124.         if(csn == 0)
  125.         begin
  126.             case (ab)
  127.                 3'b000:indata <= out;
  128.                 3'b001:indata <= outb;
  129.                 3'b010:indata <= outc;
  130.                 3'b011:indata <= outd;
  131.                 3'b100:indata <= oute;
  132.                 3'b101:indata <= outf;
  133.                 3'b110:indata <= outg;
  134.                 3'b111:indata <= outh;
  135.                 default:;
  136.             endcase
  137.         end
  138.     end
  139. endmodule               
复制代码



发送
 看不清?
0条回答

一周热门 更多>